RS-Flipflop in PCS7-CFC

Majestic_1987

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Hallo Leute, blödes Problem.

Aus Step7 bin ich es gewohnt, dass ein RS schön brav seinen alten Zustand beibehält, wenn R=0 UND S=0

In PCS7 scheint das aber anders zu sein. der RS-FF Baustein hat die Eigenschaft, bei False an beiden Eingängen seinen Ausgang zu toggeln.

WIE kann ich das mit möglichst wenig Bausteinaufwand beheben ODER gibt es einen Baustein, der sich wie gewollt verhält? Kann ja nicht sein, dass ein Drahtbruch an nem Eingang zu Zuständen führt, die man nicht haben will z.B.

Hoffe Ihr könnt mir helfen, danke im Voraus.

Gruß
Sven
 
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